UFS 호스트 컨트롤러 (AXI4)

Interface IP

개요

UFS 호스트 컨트롤러는 SoC 버스와 UFS 저장장치 사이에 앉아, 드라이버가 메모리에 써 둔 전송 디스크립터를 실제 링크 트랜잭션으로 바꿔 줍니다. 이 IP는 그 경로 전체를 순수 RTL로 구현했습니다. AXI4 마스터가 디스크립터를 페치하고 페이로드를 옮기며, APB3 슬레이브가 JEDEC UFSHCI 3.0 레지스터 모델을 4 KB 윈도우로 노출하고, 전송·UniPro·데이터링크 계층이 외부 SerDes용 PHY 어댑터 인터페이스까지 이어집니다.

4개의 비동기 클록 도메인(APB · AXI/코어 · TX 링크 · RX 링크)은 구조적 CDC — 그레이 코드 비동기 FIFO, 2-플롭 동기화기, 토글 핸드셰이크 — 로만 교차하며, FPGA(XDC)와 ASIC(SDC) 타이밍 제약 파일을 함께 제공합니다. 오류 처리는 후처리가 아니라 설계에 내장되어 있습니다. CRC 오염은 NAC를, NAC는 전용 버퍼로부터의 프레임 재전송을, ACK 누락은 타이머 기반 재전송을 유발하며 모두 표준 오류 레지스터로 보고됩니다.

차별점은 검증입니다. 링크업, 4 KB·8 KB 종단간 읽기·쓰기, 다중 프레임 UPIU 재조립, 오류 주입·복구, 태스크 관리, 멀티슬롯 라운드로빈, abort 드레인, 인터럽트 집계, 세그먼트 QUERY, 시드 스위프 제약 랜덤 스트레스까지 기능 회귀 15종이 3개 독립 시뮬레이터에서 모두 통과하며, RTL 25개 파일에 대해 문장 커버리지 94.35 %를 측정했습니다.

범위는 암시하지 않고 명시합니다. 본 릴리스는 HS-Gear1 단일 레인, TC0·CPort 0 서브셋을 대상으로 하며 UFSHCI 암호화(CE)는 구현하지 않았습니다. M-PHY 자체는 IP 범위 밖이고 컨트롤러는 고객 SerDes용 PHY 어댑터 인터페이스를 제공합니다. 상위 기어·추가 레인·암호화는 협업 범위로 논의합니다.