RV32IMAC RISC-V 코어

국산 32-bit RISC-V 소프트 프로세서

Processor IP

개요

저장장치 컨트롤러 안에서는 펌웨어(FTL·명령 처리·전원 이상 복구)를 실행하는 프로세서가 항상 돌아갑니다. 이 코어는 그 자리를 채우는 32-bit 소프트 프로세서로, 특정 벤더의 라이선스에 묶이지 않는 개방형 RISC-V 명령어 집합(RV32IMAC + Zicsr)을 구현했습니다. 정수 연산에 곱셈·나눗셈(M), 원자적 연산(A), 코드 크기를 줄이는 16-bit 압축 명령(C)까지 지원하며, 세 확장은 각각 파라미터로 꺼서 면적을 줄일 수 있습니다.

설계의 특징은 5단 파이프라인의 모든 스테이지 경계에 valid-ready 핸드셰이크를 둔 구조입니다. 데이터는 valid로 전진하고 후단이 ready를 내리면 back-pressure가 상류로 전파되어 파이프라인 전체가 명령어 유실 없이 멈춥니다. 메모리는 128 KB True Dual-Port TCM으로, 명령어 페치와 데이터 접근이 서로 다른 포트를 쓰기 때문에 경합이 없고 페치 지연이 1사이클로 고정됩니다. 외부 주변장치는 AXI4-Lite 마스터로 연결하며, 미매핑 영역 접근은 정밀 예외로 트랩됩니다.

검증은 동일한 테스트 소스로 RV32IMAC · RV32IMC · RV32I 세 구성을 빌드해 모두 통과했고, 의도적으로 주입한 RTL 변이 8건을 회귀 스위트가 전부 검출했습니다. 순수 Verilog-2001로 작성해 합성 도구 간 이식성을 확보했으며, Intel Arria II GX와 AMD Xilinx Artix UltraScale+ 계열에서 확인했습니다.

헤드라인 사양 — 전체 사양표는 문의 바랍니다
명령어 집합RISC-V RV32IMAC + Zicsr (Machine 모드)
파이프라인5단 인-오더 · 전 스테이지 경계 valid-ready 핸드셰이크
내장 메모리128 KB True Dual-Port TCM (명령어·데이터 각 1 word/cycle)
외부 버스AXI4-Lite 마스터 ×1

Architecture

구조

RV32IMAC RISC-V 코어 블록 다이어그램 — 5단 파이프라인(IF·ID·EX·MEM·WB)과 레지스터 파일·ALU·MDU·원자연산 유닛·해저드/포워딩 유닛·CSR·트랩 컨트롤러, 그리고 IBus/DBus가 DBus 디코더를 거쳐 128 KB True Dual-Port TCM과 AXI4-Lite 브리지로 연결되는 구조. 전 구간 valid-ready 핸드셰이크.

Deliverables

라이선스 시 제공

  • 합성 가능한 Verilog RTL 및 통합 래퍼
  • cycle-accurate 레퍼런스 모델 및 등가성 검증기
  • 풀체인 테스트벤치 (clean / correct / UE / pad 벡터)
  • 데이터시트 · 매뉴얼 · 통합 가이드 (요청 시 제공)

검증 대상 툴체인: Intel/Altera (Quartus) · AMD/Xilinx (Vivado) · ASIC — 공정 이식 가능 RTL

Engagement

협업 방식

01

IP 라이선스

검증된 IP를 그대로 라이선스합니다. 합성 가능 RTL과 검증 환경, 통합 가이드를 함께 제공합니다.

02

커스텀 개발

요구도에 맞춰 IP를 수정·확장합니다. 인터페이스 계층부터 직접 설계하므로 특수 요구도 수용이 가능합니다.

03

공동개발 · 국책과제

체계 요구도에 맞춘 반도체·펌웨어 공동 개발과 국책과제 참여를 수행합니다. 범위와 조건은 협의 후 결정합니다.