QC-LDPC 오류정정
3D NAND TLC / QLC용 연판정 오류정정
ECC
개요
셀당 3~4비트를 저장하는 TLC/QLC NAND는 신호 마진이 좁아, 경판정(hard-decision)만으로는 수명 후반의 오류율을 감당하기 어렵습니다. 연판정(soft-decision) LDPC가 필요한 이유입니다.
이 IP는 inner QC-LDPC(lifting factor Z=256)에 outer BCH(t=8)와 CRC32를 결합한 연접 구조로 정정 실패율을 낮춥니다. 디코더는 2-tier — 빠른 hard bit-flip 1차 시도 후, 실패 시 soft layered NMS로 넘어가는 구조라 평균 지연과 최악 정정력을 동시에 잡습니다.
코드레이트는 TLC 0.897, QLC 0.844/0.802 구성을 제공합니다.
| 코드 | Quasi-cyclic LDPC (lifting factor Z = 256) |
|---|---|
| 결합 구조 | inner QC-LDPC + outer BCH (t=8) + CRC32 |
| 코드레이트 | 0.897 (TLC) · 0.844 / 0.802 (QLC) |
| 디코더 | 2-tier — hard bit-flip → soft layered NMS |
Architecture
구조
Deliverables
라이선스 시 제공
- 합성 가능한 Verilog RTL 및 통합 래퍼
- cycle-accurate 레퍼런스 모델 및 등가성 검증기
- 풀체인 테스트벤치 (clean / correct / UE / pad 벡터)
- 데이터시트 · 매뉴얼 · 통합 가이드 (NDA 후 제공)
검증 대상 툴체인: Intel/Altera (Quartus) · AMD/Xilinx (Vivado) · ASIC — 공정 이식 가능 RTL
Engagement
협업 방식
01
IP 라이선스
검증된 IP를 그대로 라이선스합니다. 합성 가능 RTL과 검증 환경, 통합 가이드를 함께 제공합니다.
02
커스텀 개발
요구도에 맞춰 IP를 수정·확장합니다. 인터페이스 계층부터 직접 설계하므로 특수 요구도 수용이 가능합니다.
03
공동개발 · 국책과제
체계 요구도에 맞춘 반도체·펌웨어 공동 개발과 국책과제 참여를 수행합니다. 범위와 조건은 협의 후 결정합니다.